SDRAM

SDRAM

La memòria dinàmica síncrona d'accés aleatori (RAM dinàmica síncrona o SDRAM) és qualsevol DRAM on el funcionament de la seva interfície de pin externa està coordinat per un senyal de rellotge subministrat externament.^[1]

Els circuits integrats (CI) DRAM produïts des de principis dels anys setanta fins a principis dels noranta utilitzaven una interfície asíncrona, en la qual els senyals de control d'entrada tenen un efecte directe sobre les funcions internes només retardades pel viatge a través de les seves vies de semiconductors. SDRAM té una interfície síncrona, per la qual els canvis a les entrades de control es reconeixen després d'un front ascendent de la seva entrada de rellotge. A les famílies SDRAM estandarditzades per JEDEC, el senyal del rellotge controla el pas d'una màquina interna d'estats finits que respon a les ordres entrants. Aquestes ordres es poden canalitzar per millorar el rendiment, amb les operacions iniciades anteriorment que es completen mentre es reben ordres noves. La memòria es divideix en diverses seccions d'igual mida però independents anomenades bancs, la qual cosa permet que el dispositiu funcioni amb una comanda d'accés a la memòria a cada banc simultàniament i acceleri l'accés de manera intercalada. Això permet que les SDRAM aconsegueixin una concurrència més gran i velocitats de transferència de dades més altes que les DRAM asíncrones.

La canalització (pipelining) significa que el xip pot acceptar una comanda nova abans que hagi acabat de processar l'anterior. Per a una escriptura canalitzada, l'ordre d'escriptura pot ser seguida immediatament d'una altra ordre sense esperar que les dades s'escriguin a la matriu de memòria. Per a una lectura canalitzada, les dades sol·licitades apareixen un nombre fix de cicles de rellotge (latència) després de l'ordre de lectura, durant els quals es poden enviar ordres addicionals.